CXL（Compute Express Link）Consortium於2025年11月底發布CXL 4.0規格。這項記憶體與加速器互連技術的新版規範，主要聚焦於提高傳輸頻寬，以及擴增主機與裝置之間的連接能力，藉以改善伺服器環境中跨裝置記憶體資源運用、擴充與效能受限的問題。
CXL透過建立在PCI Express上的互連架構，讓CPU、記憶體擴充裝置、加速器與其他裝置能以較一致的方式交換資料與運用記憶體資源。隨著AI、高效能運算與資料中心工作負載持續擴大，伺服器記憶體容量、頻寬及資源配置彈性，已成為系統設計的重要課題。
延續年度規格更新節奏
自2022年8月發布CXL 3.0以來，CXL Consortium大致維持一年一次的規格更新節奏。CXL 3.1於2023年11月推出，重點在於改善底層網路連接架構，以支援更大規模的CXL環境；2024年12月發布的CXL 3.2，則著重於監控、管理及安全性。
此次CXL 4.0的更新方向，轉向傳輸頻寬與連接能力。其技術基礎包括升級實體傳輸通道，以及加入多項提升連接彈性與信號品質的功能。
底層升級至PCIe 7.0，通道頻寬再倍增
CXL的實體傳輸通道建立於PCIe標準之上。早期CXL 1.x與CXL 2.0採用PCIe 5.0，CXL 3.0則升級至PCIe 6.0，使通道頻寬提高一倍。
CXL 4.0進一步導入PCIe 7.0。依照規格演進，PCIe 7.0相較於PCIe 6.0再次提高傳輸通道頻寬，因而成為CXL 4.0擴大頻寬能力的主要基礎。不過，這也意味著CXL 4.0的實際導入進度，將與PCIe 7.0產品及平台的商用化時程密切相關。
原生x2鏈結增加連接彈性
除了採用PCIe 7.0，CXL 4.0新增原生x2鏈結寬度（Native x2 width）支援。鏈結寬度代表CXL連接使用的資料通道數量；過去CXL主要支援x4、x8及x16，其中x16是常見標準配置，而x1與x2通常只用於故障或降級模式。
在CXL 4.0中，x2可用於一般傳輸，讓系統設計者能以較少的通道資源建立連接，進而增加可配置的整體連接數量。這項能力可望提升大型CXL架構在通道分配與設備部署上的彈性。
支援4個重定時器以改善信號完整性
隨著傳輸速率提高，信號品質與可支援距離會成為高速互連架構的重要限制。CXL 4.0支援4個重定時器（Retimer），用於改善因傳輸距離延長與資料傳輸速率提升所造成的信號衰減問題。
重定時器可協助維持PCIe信號完整性，使CXL架構在擴大設備數量與拉長連接距離時，仍能維持穩定傳輸。這項設計尤其與多機櫃連接及大型資料中心部署有關，有助於擴大CXL在大規模環境中的可用範圍。
連接埠捆綁可聚合頻寬
CXL 4.0也加入連接埠捆綁（Bundled Ports）功能，可將多個CXL實體裝置連接埠聚合為單一邏輯連接埠，並讓系統將其識別為一個裝置。此機制可用來整合多個實體連線的傳輸能力，提升可用頻寬，同時增加連接配置的靈活性。
| 功能 | CXL 4.0意義 |
|---|---|
| PCIe 7.0底層通道 | 相較PCIe 6.0進一步提高傳輸通道頻寬。 |
| 原生x2鏈結寬度 | 讓x2寬度可用於一般傳輸，增加通道配置與連接數量彈性。 |
| 4個重定時器 | 改善高速傳輸下的信號品質與距離限制，支援較大規模部署。 |
| 連接埠捆綁 | 將多個實體連接埠整合為單一邏輯埠，以提高頻寬與配置彈性。 |
商用化仍取決於PCIe 7.0平台成熟度
儘管CXL 4.0已完成規格發布，其落地時程仍受PCIe 7.0生態系成熟度影響。由於新版CXL的實體傳輸架構以PCIe 7.0為基礎，主機處理器、交換器、重定時器與相關裝置都需要支援新一代PCIe標準。
依目前預期，PCIe 7.0應用環境可能在2027年以後逐步成形，CXL 4.0也將隨相關平台與產品推出而進入實用化階段。在此之前，CXL 4.0的技術價值主要在於為未來更高頻寬的記憶體擴充、資源池化與跨機櫃互連需求預先建立規格基礎。
