人工智慧與高效能運算需求持續推升，先進封裝已成為提升晶片算力、頻寬與能源效率的重要技術。英特爾（Intel）在 IEEE 2026 電子零組件與技術會議上，展示下一代矽穿孔嵌入式多晶片互連橋接技術（Through-Silicon Via Embedded Multi-die Interconnect Bridge，EMIB-T），瞄準資料中心與高效能 AI 晶片應用。
英特爾表示，EMIB-T 結合 2.5D 微細間距互連與 TSV 垂直擴展能力，目標是在維持高速互連的同時，提升封裝設計彈性、縮小整體體積，並降低大型封裝的製造與可靠性風險。相關展示也被視為英特爾在先進封裝領域與台積電 CoWoS 技術競爭的一環。
EMIB-T 以 TSV 改善供電與訊號路徑
EMIB 技術的核心概念，是透過嵌入式矽橋接器，在封裝內高速連接多個小晶片（Chiplet）。目前英特爾主要發展 EMIB-M 與 EMIB-T 兩種架構。
EMIB-M 在橋接器中採用金屬－絕緣體－金屬（MIM）電容，以改善供電表現，但電源仍需繞過橋接器進行佈線。EMIB-T 則進一步在橋接器中整合 TSV，讓電源與訊號能夠直接垂直穿過橋接器，藉此縮短路徑並提升封裝內的整合能力。
這種架構可同時利用 2.5D 封裝的高密度橫向互連，以及 TSV 所提供的垂直擴展能力，主要針對 AI 加速器、高頻寬記憶體與其他高效能運算晶片的需求設計。
展示支援 HBM4E 與 3D SRAM
在會議展示中，英特爾與合作夥伴公布 EMIB-T 平台的多項技術成果：
- 支援 12+ Gb/s HBM4E：EMIB-T 採用多層金屬結構與整合供電設計，並經過訊號完整性與電源完整性最佳化，確認可支援高達 12+ Gb/s 的 HBM4E 高速運作。
- 3D SRAM 小晶片整合：透過扇出型嵌入式橋接平台（Fan-Out Embedded Bridge），英特爾展示 SRAM 小晶片的 3D 垂直整合。在 50:50 讀寫工作負載下，頻寬達到 265 GB/s/mm²，每位元能耗低於 0.24 pJ/bit；在較低頻率下，能耗可降至 0.15 pJ/bit。
- 超大型 HLFF 封裝：EMIB-T 具備擴展至 240 x 240 mm 封裝的潛力，可整合 ASIC、HBM 與 I/O 等不同類型晶片。
面向超大型 AI 封裝的擴展規劃
英特爾指出，EMIB-T 目前已能在超過 120 x 120 mm 的封裝中，容納大於 9 倍光罩面積的矽晶片。展示配置包括 12 顆 HBM、4 個密集小晶片與超過 20 個 EMIB-T 橋接器，第一層互連凸塊間距則縮小至 25 μm。
英特爾規劃在 2028 年將封裝規模擴大至超過 12 倍光罩面積，尺寸超過 120 x 180 mm，預計可容納超過 24 顆 HBM 晶片與 38 個 EMIB-T 橋接器。這類超大型封裝可望因應 AI 系統對運算晶片、記憶體容量與 I/O 頻寬同步增加的需求。
不過，封裝尺寸擴大也會帶來材料流動距離變長、成型過程容易產生空洞，以及整體可靠性管理更複雜等挑戰。英特爾表示，已透過材料與製程方面的調整，處理超大型晶片複合體在封裝成型時遇到的相關問題。
與台積電 CoWoS 的競爭
從英特爾公布的規劃來看，EMIB-T 將與台積電持續擴充的 CoWoS 技術形成競爭。英特爾預計在 2028 年支援超過 12 倍光罩面積的封裝，台積電則預計於同年度推出 14 倍光罩尺寸、最高可容納 20 顆 HBM 的 CoWoS 封裝。
兩者採用的封裝架構與產品路線不同，實際效能、良率、成本、供應能力與客戶採用情況，仍須視量產進度與實際產品驗證結果而定。因此，目前公布的尺寸、HBM 數量與技術指標，主要反映雙方的發展規劃與展示成果，尚不能直接等同於全面性的商用優勢。
強調跨製程與跨供應商整合彈性
英特爾將 EMIB-T 的另一項重點優勢定位為與 IP 和製程節點相對獨立。依照英特爾說法，客戶可將採用不同架構、不同第三方晶圓廠，或英特爾內部不同製程節點製造的晶片整合在同一封裝中。
若這項能力能在量產環境中維持穩定，便有機會讓系統設計者更彈性地組合運算晶片、記憶體與 I/O 元件，並降低對單一製程節點或供應來源的依賴。對需要快速擴充 AI 運算能力的資料中心而言，這種小晶片整合模式也可能成為建構大型運算系統的重要選項。
