隨著生成式 AI 與高效能運算晶片持續推升高頻寬記憶體（HBM）需求，市場正面臨供應緊張、成本高昂與功耗增加等挑戰。英特爾最新曝光的專利資料顯示，公司正在研發名為 XBM（Cross-Batch Memory）的新型記憶體架構，目標瞄準 HBM4 之後的市場，並規劃與另一項 ZAM（Z-Angle Memory）技術同步發展，預計於 2030 年後尋求商業化。
XBM 以後端 DRAM 提高面積利用率
根據專利內容，XBM 的核心設計採用 1T1C（一電晶體一電容）後端 DRAM 技術。與傳統將電晶體製作於前端矽晶圓不同，後端 DRAM 會把相關元件整合至後段製程（BEOL）的金屬層中。
這種架構可提高記憶體晶片的面積使用效率，並釋放更多空間配置矽穿孔（TSV）。英特爾的設計方向，是透過增加 TSV 密度改善資料傳輸能力，進而提升整體記憶體頻寬。
單顆裸晶容量最高 5 GB，採 UCIe 介面
規格方面，XBM 每個記憶體裸晶的容量設定為 0.5 至 5.0 GB，並以維持與 HBM4 相近的晶片尺寸為設計目標。資料傳輸則透過 UCIe（Universal Chiplet Interconnect Express）通用小晶片互連通道的 I/O 區塊進行，傳輸速度最高可達 32 GT/s。
XBM 每個子通道配置 12 個資料區塊，並以 2 GHz 頻率運作。架構也採用交替排列的子通道與 TSV 通道，以改善資料路由效率，同時整合內建自我測試、備援與修復功能，協助提升記憶體堆疊的可靠度。
支援 8 層與 16 層堆疊配置
在堆疊方式上，XBM 提供不同層數的配置彈性。8 層堆疊版本最多可提供 96 個資料區塊，16 層堆疊（16-high）版本則可達 192 個資料區塊。
此外，XBM 支援多種封裝形式，包括 MoP（Memory on Package，封裝內記憶體）等方案。相關設計的目標是在較小的外觀尺寸中，同時提高記憶體容量與頻寬。
設計目標在於降低 TSV 與功耗限制
傳統 HBM 雖能提供高頻寬，但也面臨 TSV 所占面積較大、封裝與佈線複雜，以及功耗限制等問題。XBM 的架構正是針對這些瓶頸提出不同的元件配置與資料路由方式。
外界推估，XBM 最高可能帶來約 2 倍的總頻寬提升。不過，這項數據屬於目前的推估，實際效能仍須視英特爾後續公布的工程樣品、製程條件、封裝方案及系統測試結果而定。
英特爾再次布局高階記憶體市場
在替代性高頻寬記憶體技術方面，高通已提出 HBC 技術，試圖改善 LPDDR 在頻寬方面的限制，其發展方向與 XBM 部分相近。這反映出業界除了持續擴大 HBM 供應，也開始探索其他能在成本、功耗與封裝密度之間取得平衡的架構。
英特爾過去曾投入 HMC 與 MCDRAM 等 DRAM 相關技術，但最終未能大規模進入市場。此次 XBM 與 ZAM 的布局，顯示英特爾正重新調整記憶體技術策略，並試圖在 AI 帶動高階記憶體需求成長與供應緊張的環境下，爭取未來高頻寬記憶體市場的競爭位置。
