AI 摘要
- 英特爾14A製程已研發超過3年，涉及約2,000道製造步驟。
- 英特爾技術長認為，先進製程晶圓產能擴大至10倍並不容易，提升至約2倍較具現實可能性。
英特爾14A製程已研發超過3年，是英特爾未來先進晶圓製造布局的核心節點。英特爾技術長Pushkar Ranade指出，以全球現有半導體製造設備規模來看，先進製程晶圓產量要擴大10倍並不容易，提升至約2倍則較具現實可能性。以下整理《Dwarkesh Podcast》於10月22日發布的英特爾晶圓廠探訪與高階主管訪談重點。
研發進度與量產挑戰
英特爾主管Chris Auth透露，一套先進製程涉及約2,000道製造步驟。從研發走向量產，除了設備配置與製程最佳化，缺陷控制及良率提升同樣是重要工作，必須確保製程能穩定投入大規模生產。
英特爾過去曾因10奈米製程延遲而面臨挑戰，原因包括過於積極的電晶體密度提升目標，以及同時導入複雜的製程創新。為降低類似風險，公司如今透過技術成熟度評估與階段性審查機制，控制單一製程節點同時導入重大創新的數量。
High-NA EUV與背面供電
High-NA EUV是英特爾14A的重要技術選項之一。這項技術將數值孔徑從0.33提高至0.55，單次曝光的解析能力約可提升1.7倍。英特爾認為，搭配背面供電技術，High-NA EUV有望減少部分複雜圖形所需的多重曝光步驟，但實際採用與否，仍須考量成本及客戶的晶片設計需求。
| 指標 | 提高前 | 提高後 |
|---|---|---|
| 數值孔徑（NA） | 0.33 | 0.55 |
| 單次曝光解析能力 | 基準 | 約提升1.7倍 |
背面供電則是另一項重要發展方向。傳統晶片的電源與訊號布線主要位於電晶體上方，背面供電將電源網路移至晶圓背面，釋放正面布線空間，有助改善供電效率、減少互連擁擠，為先進製程持續微縮創造條件。
3D堆疊、互連材料與先進封裝
展望2045年前後的晶片製造，電晶體架構可能從平面排列進一步走向真正的3D堆疊。英特爾正在研究CFET架構，將N型與P型電晶體上下堆疊，以提高單位面積內的電晶體密度。散熱、蝕刻、材料填充及製造成本，仍是必須克服的挑戰。
在金屬互連方面，當互連間距縮小至約20奈米，傳統銅互連所需的襯裡材料會占據更多空間，壓縮實際導電區域。英特爾因此研究釕（Ru）等材料，以改善極細互連線的有效電阻表現；在尺寸較大的互連結構中，銅仍將扮演重要角色。
在先進封裝方面，英特爾的Foveros技術已實現25微米互連間距，並持續研究10微米以下的混合鍵合技術。訪談also提及學術研究已展現0.45微米間距的可靠性成果。混合鍵合有望提高晶片之間的連接密度、降低資料傳輸功耗，讓邏輯晶片與記憶體更緊密整合。
與台積電競爭：不只看製程
談到與台積電的競爭，Ranade認為不能只以電晶體密度、效能或功耗的細微差距衡量技術實力。晶圓廠規模、良率、客戶生態系、準時交付能力及快速擴產能力，同樣是晶圓代工業者競爭力的重要組成部分。他認為英特爾在技術上已具備競爭能力，但在生產規模方面仍須追趕台積電。
另一方面，先進晶圓廠的建置成本持續攀升，High-NA EUV及相關設備的投資規模已達數億美元等級。Ranade指出，半導體產業不能永遠沿用過去數十年的製造模式，必須重新檢視無塵室設計、設備配置、製程流程及晶圓廠建置方式，尋找成本更低、效率更高的生產體系。
Reference Link : news.cnyes.com
